1.针对处理器核心流水线和相关逻辑执行RTL设计； 2.对设计进行优化，以满足时序、功耗、性能等指标； 3.与模拟工程师团队合作定义架构； 4.协助设计验证，FPGA功能验证，综合，功耗降低，时序收敛和平面布置； 5.编写项目相关技术文档。
1.硕士及以上学历，电子类相关专业； 2.熟练掌握Verilog及多种EDA工具，熟悉FPGA设计以及验证，掌握CPU，SOC或ASIC设计工具的使用方法； 3.掌握处理器架构，逻辑设计，高速数据总线的概念； 4.掌握高速电路的RTL设计技术，省电技术的概念； 5.了解物理设计和验证方法，熟悉集成电路制造工艺及流程； 6.了解P&R以及时序收敛概念； 7.有良好的英语沟通能力，良好的团队合作精神，工作敬业负责。
